Přehled studia | Přehled oborů | Všechny skupiny předmětů | Všechny předměty | Seznam rolí | Vysvětlivky               Návod
X36AMP Architektury multiprocesorů Rozsah výuky:2+2
Přednášející (garant):Tvrdík P. Typ předmětu:F Zakončení:Z,ZK
Zodpovědná katedra:336 Kreditů:4 Semestr:L

Anotace:
Cílem předmětu je seznámit studenty s architektonickými rysy složitějších počítačových systémů s více procesory, zvl. v kategorii tzv. výkonných serverů. Budou vysvětleny modely paměťové konsistence a koherence a HW a SW prostředky pro její implementaci v systémech se sdílenou pamětí a v systémech s distribuovanou pamětí. Dále budou vysvětleny koherenční protokoly v systémech s distribuovanou pamětí a architektura virtuálně sdílené paměti. Budou též vysvětleny HW a SW prostředky pro implementaci základních synchronizačních prostředků typu zámek a bariéra.

Osnovy přednášek:
1. Modely paměťové konzistence a koherence
2. Koherenční protokoly nad sběrnicí sdílené paměti
3. Synchronizační zámky v počítačích se sdílenou pamětí
4. Škálovatelné synchronizační zámky
5. SW bariéry v počítačích se sdílenou pamětí
6. SW bariéry v počítačích s distribuovanou pamětí
7. HW bariéry v počítačích s distribuovanou pamětí
8. HW a SW prostředky pro virtuálně sdílenou paměť
9. Koherenční schémata založená na adresářích
10. Koherenční schémata založená na keších
11. Hierarchická koherenční schémata
12. Rychlé komunikační protokoly podporující virtuálně sdílenou paměť
13. Dynamicky rekonfigurovatelné svazky stanic
14. Protokoly implementující částečnou paměťovou konzistenci

Osnovy cvičení:
1. SW příklady modelů paměťové koherence a konzistence
2. Případové studie koherenčních protokolů nad sběrnicí
3. Důkazy korektnosti funkce synchronizačních zámků nad sdílenou pamětí
4. Důkazy korektnosti funkce distribuovaných synchronizačních zámků
5. HW a SW otázky implementace synchronizačních zámků
6. Důkazy korektnosti funkce SW bariér
7. Srovnání SW a HW implementace bariér
8. Případová studie koherenčního schematu založeného na adresářích
9. Případová studie koherenčního schematu založeného na keších
10. Případová studie hierarchického koherenčního schematu
11. Diskuze implementačních omezení koherenčních schémat
12. Případová studie komunikačního protokolu podporujícího virtuálně sdílenou paměť
13. Případová studie dynamicky rekonfigurovatelného svazku stanic
14. Případová studie architektury s částečnou konzistencí paměti

Literatura Č:
1. P. Culler et al: Parallel Computer Architecture, Morgan Kaufmann, USA, ISBN 1-55860-343-3

Literatura A:
1. P. Culler et al: Parallel Computer Architecture, Morgan Kaufmann, USA,
ISBN 1-55860-343-3

Požadavky:
Bodové hodnocení za písemnou a ústní zkoušku

Rozsah výuky v kombinované formě studia: 12+4
Typ cvičení: s

Předmět je zahrnut do těchto studijních plánů:
Plán Obor Role Dop. semestr
MBI Biomedicínské inženýrství F 4
MEK01 Ekonomika a řízení elektrotechniky a energetiky F 4
MEL01 Elektronika F 4
MKM01 Kybernetika a měření F 4
MSE01 Silnoproudá elektrotechnika F 4
MVT05 Výpočetní technika F 4
MVT04 Výpočetní technika F 4
MVT03 Výpočetní technika F 4
MTR05 Telekomunikace a radiotechnika F 4
MTR04 Telekomunikace a radiotechnika F 4
MVT02 Výpočetní technika F 4
MTR03 Telekomunikace a radiotechnika F 4
MSE04 Silnoproudá elektrotechnika F 4
MTR02 Telekomunikace a radiotechnika F 4
MSE03 Silnoproudá elektrotechnika F 4
MSE02 Silnoproudá elektrotechnika F 4
MKM04 Kybernetika a měření F 4
MKM03 Kybernetika a měření F 4
MEL03 Elektronika F 4
MKM02 Kybernetika a měření F 4
MEL02 Elektronika F 4
MEK02 Ekonomika a řízení elektrotechniky a energetiky F 4
MTR01 Telekomunikace a radiotechnika F 4
MVT01 Výpočetní technika F 4


Stránka vytvořena 25. 2. 2002, semestry: Z/2001-2, Z/2002-3, L/2001-2, L/2002-3, připomínky k informační náplni zasílejte správci studijních plánů Návrh a realizace: I. Halaška (K336), J. Novák (K336)